gitlab.telecom-paris.fr / sen / dev-projects / sv_sim_uart
SystemVerilog simulation environment for an UART
étoiles: 0
forks: 0
issues ouvertes:
licence: None
langage:
dépendances analysées:
0
date de création: il y a environ 6 ans
date de mise à jour: il y a presque 6 ans
dernière synchronisation: il y a environ un an
No dependencies found